Im Rahmen eines europäischen Forschungsprojekts, dem sog. Hiperlogic-Projekt (engl. High Performance Logic), wird versucht, durch gemeinsame Anstrengungen auf allen Ebenen in neue Leistungsbereiche des Entwurfs digitaler, integrierter Schaltungen vorzudringen. Dabei liegt das Augenmerk neben der Geschwindigkeit insbesondere auch auf dem Leistungsverbrauch der Schaltungen.

Die Basis des Hiperlogic-Projekts bildet eine Kombination diverser technologischer Fortschritte. Um diese Basis schnell verfügbar machen zu können, wurde im ersten Teil dieser Arbeit eine statische Standard-CMOS Zellbibliothek für das Hiperlogic-Projekt entwickelt. Dabei lag der Schwerpunkt auch auf einer Optimierung des Leistungsverbrauchs. Die Zellen der CMOS Bibliothek wurden schließlich nach Verzögerungszeiten und Verlustleistung charakterisiert.

Ein weiterer Teilbereich des Hiperlogic-Projekts beschäftigt sich mit der Untersuchung neuer Methoden und Verfahren des Schaltungsentwurfs, speziell auch im Hinblick auf eine Senkung der Leistungsaufnahme. Unter diesem Aspekt wurde in einem zweiten Teil der Arbeit eine alternative Logikfamilie, die sog. Double Pass-Transistor Logik (DPL), für den Einsatz im Hiperlogic-Projekt untersucht und eine Bibliothek mit DPL Basiszellen entwickelt. Aufgrund der speziellen Eigenschaften gestaltet sich die Charakterisierung der DPL Gatter schwierig, und es wurden eine Reihe von Überlegungen zu diesem Thema angestellt.

Abschließend wurden verschiedene Versionen eines 32-bit Carry Lookahead Addierers aus den Zellen der beiden Bibliotheken aufgebaut. Anhand dieser Beispielschaltungen wurde ein Vergleich der Logikfamilien vorgenommen. Es hat sich gezeigt, daß unter den gegebenen Bedingungen die statische Standard- CMOS-Logik der DPL insgesamt in allen Bereichen deutlich überlegen ist.