Beim Entwurf von Systems-on-a-Chip (SoCs) ist der Standard IEEE 1500 sehr bedeutend, da er die Grundlage fŸr den Testzugriff auf interne Strukturen des Chips darstellt. Neuere integrierte Schaltkreise (ICs) werden auch horizontal in mehreren Schichten entworfen, wobei Through-Silicon-Vias die verschiedenen Dies verbinden. Da auch die verwendeten Cores 3-dimensional aufgebaut sein kšnnen, stellen sich an den Entwurf von Core-Teststrukturen neue Herausforderungen.

Vor dem EinfŸgen in einen IC wird ein Core mit Hilfe eines Wrappers konform zu IEEE 1500 Test Standard angepasst. In dieser Arbeit wird eine Mšglichkeit aufgezeigt, wie die Teststrukturen eines solchen gewrappten 3D-Cores im Entwurfsprozess nach den Kriterien Balancierung der Wrapper-Ketten und Minimierung von VerdrahtungslŠnge und Anzahl der TSVs optimiert werden kšnnen. Dazu werden die einzelnen Arbeitsschritte auf Graphenprobleme reduziert und durch effiziente Heuristiken gelšst, um auch bei grš§eren Schaltungen angewandt werden zu kšnnen.