In dieser Diplomarbeit beschäftige ich mich explizit mit der FPGA-Implementierung des JPEG-LS-Algorithmus mit dem Designer-Tool System Generator von der Firma Xilinx. Dabei soll untersucht werden wie weit und im besten Fall wie einfach man aus diesem Algorithmus ein synthetisierbares System-Generator-Modell erzeugen kann, ohne über ein fundiertes Wissen im Bereich des digitalen Hardwaredesigns zu verfügen. Dafür eignet sich System Generator besonders gut, da man damit ein simulink-ähnliches Modell aufbauen kann und dieses später theoretisch in VHDL- oder Verilog-Code umwandeln kann. Wichtig dabei sind die MCode-Blöcke, mit deren Hilfe sich MATLAB-Funktionen in System Generator einbinden lassen können. Diese Blöcke sollen die Basis für einen schnellen und einfachen Modellaufbau sein, mit denen die meisten Teile des JPEG-LS-Algorithmus implementieren werden sollen.