Dieser Bericht enthält die Ergebnisse der von uns im Jahr 2010 durchgeführten Fach- studie. Ziel dieser Fachstudie war ein Vergleich verschiedener C-zu-VHDL Compilern. Die Idee hinter solchen Compilern ist es, aus C-ähnlichem Code eine Hardwarebe- schreibung (in VHDL oder Verilog) zu generieren. Diese kann dann von Tools in ein FPGA-Layout umgewandelt werden. In dieser Fachstudie sollte daher untersucht werden, in wie weit diese Intention von den verglichenen Software-Tools umgesetzt wird und wie leistungsfähig/optimal der ge- nerierte VHDL-Code jeweils ist. DesWeiteren wurde untersucht, wie stark sich die Ent- wicklung von C-zu-VHDL-Programm von der Entwicklung „normaler“ C-Programme unterscheidet.