Lange Zeit beschränkten sich die Optimierungsverfahren beim Entwurf höchstintegrierter Schaltungen auf Schnelligkeit, geringen Flächenbedarf und minimale Kosten von Schaltkreisen. In Folge dessen wurden immer schnellere und kleinere Schaltungen mit entsprechend wachsender Integrationsdichte entwickelt, die allerdings eine erhöhte Wärmeentwicklung aufwiesen. Hohe Temperaturen beeinträchtigen jedoch die Zuverlässigkeit von Schaltkreisen. Ein Weg, die hohe Wärmeentwicklung zu minimieren, besteht in der Senkung der Leistungsaufnahme. Zusätzlich trägt die hohe Verbreitung von tragbaren Geräten wie Laptops und Mobiltelefonen dazu bei, dass die Minimierung des Leistungsverbrauchs mittlerweile einen ähnlich hohen Stellenwert einnimmt wie die Minimierung des Flächenbedarfs sowie die Schnelligkeit von Schaltkreisen.

Um eine Schaltung zu entwickeln, die einen möglichst geringen Energiebedarf hat, ist eine genaue Abschätzung des Energieaufwands unentbehrlich. Am exaktesten sind Schaltungssimulatoren auf der physikalischen Ebene (wie z.B. Spice), welche die Spannungs- und Stromverläufe analog untersuchen. Allerdings haben diese Simulatoren bei größeren Schaltungen einen enormen Speicherbedarf und eine inakzeptabel hohe Laufzeit. Im Vergleich dazu sind Simulatoren, die Schaltkreise auf der logischen Gatterebene untersuchen, zwar etwas ungenauer, aber um Größenordnungen schneller und das bei viel geringerem Speicherbedarf. Außerdem ermöglichen sie die Abschätzung des Energieaufwands in einem früheren Stadium der Entwicklung, unabhängig von der Zieltechnologie. Ziel der Logiksimulatoren ist die Berechnung der zeitlichen Verläufe aller Signale in einer Schaltung. Aus den Signalverläufen lässt sich die Anzahl an aufgetretenen Transitionen ermitteln und daraus der durchschnittliche Energiebedarf des Schaltkreises.

In der vorliegenden Studienarbeit wurde ein bereits existierender Logiksimulator um ein Real-Delay-Modell erweitert. Der zu diesem Zeitpunkt bestehende Simulator nutzte Analogien zwischen Mengenlehre und Wahrscheinlichkeitstheorie, um eine schnelle Simulation zeitlich und räumlich korrelierter Eingangssignale zu realisieren. Allerdings war er bisher auf ein Zero-Delay-Modell beschränkt. Hazards und Glitches, die gerade durch Gatterlaufzeiten verursacht werden, konnten bei der Berechnung der Schaltaktivitäten der Gatter nicht berücksichtigt werden. Bei manchen Schaltungstypen wie Addierern oder Multiplizierern können allerdings Hazards einen Transitionsanteil von über 90% ausmachen! Die im Zuge der Arbeit entwickelte Real-Delay-Simulation erlaubt dagegen eine viel genauere Ermittlung der tatsächlich auftretenden Schaltaktivitäten und ist dabei in der Regel um ein Vielfaches schneller als eine entsprechende Logiksimulation unter Synopsys. Durchschnittlich ergibt sich eine mehr als 9-fache Beschleunigung der Laufzeit.